1,臺積電推進面板級封裝(PLP)制程,預計 2026 年設立實驗線

臺積電在封裝技術領域邁出重要一步,面板級封裝(PLP)制程逐漸受到關注。據供應鏈消息,臺積電初期將 PLP 基板尺寸初步定錨為 300x300 毫米,并計劃在 2026 年設立 mini line(實驗線),預計 2027 年后該技術將進一步發展并產生影響。
早前業界就有傳聞,臺積電在初期 PLP 基板尺寸的選擇上進行了多方嘗試。公司原本傾向于長寬各 515 毫米與 510 毫米的矩形基板,之后也對 600x600、300x300 毫米等規格進行了研究。最終,臺積電決定先采用 300x300 毫米的基板進行練兵,主要考慮到“持有成本”(COO,Cost of Ownership)因素。
從技術概念上來看,臺積電發展中的 PLP 屬于“矩形”的 CoWoS-R 或是 CoWoS-L 制程。通過加大基板可利用空間,該技術能夠增加產出效益并有效降低成本。據悉,未來臺積電 PLP 的發展方向中,采用 CoWoS-R 制程的主要目標客戶為博通,而 CoWoS-L 制程則旨在為輝達及超微提供服務。
臺積電作為全球領先的半導體制造企業,其在封裝技術上的不斷探索和創新,將為半導體產業的發展帶來新的機遇和挑戰。隨著 PLP 制程的推進,臺積電有望在提高芯片性能、降低成本方面取得更大的突破,進一步鞏固其在半導體領域的優勢地位。
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